คู่มือการออกแบบและกำหนดเส้นทาง PCB 40G

1. ลักษณะความต้านทาน

เส้นไมโครสตริปที่พิมพ์ (ชั้นพื้นผิว): Z=65Ω ± 10%;

แถบพิมพ์ลาย (ชั้นใน): Z=50Ω ± 10%; นาฬิกาดิฟเฟอเรนเชียลเดี่ยว-สิ้นสุดความต้านทานต่อกราวด์: 50Ω, อิมพีแดนซ์ดิฟเฟอเรนเชียล: 100Ω

2. คำแนะนำความกว้างของเส้นทาง: ความกว้างของการติดตามสัญญาณ=6 มิล, ความกว้างของการติดตาม=4.5 มิลสำหรับการติดตามเส้นทางที่ยาก-ถึง- ความกว้างของการติดตามกำลัง/กราวด์=15 มิล หรือ 30 มิล ขึ้นอยู่กับสถานการณ์

3. คำแนะนำการซ้อน: อ้างอิงถึงการซ้อนของการออกแบบอ้างอิง CS1999 ความหนาของบอร์ด: 2.4 ± 0.2 มม. จำนวนชั้นที่แนะนำไม่ควรเกิน 16-18 ชั้น

4. จุดผ่านของพินชิป BGA: สำหรับพินที่ไม่ได้ใช้ ให้รักษาจุดนำออก-ไว้ให้มากที่สุดเท่าที่จะเป็นไปได้ ยกเว้นพินที่ส่งผลต่อการกำหนดเส้นทาง

1. ประเภทของแหล่งจ่ายไฟส่วนใหญ่มีดังต่อไปนี้:

• P48V/N48V, 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A), 3V3

(10A) และ 5V2N (3A), VDDQ, VTT และ VREF; เหล่านี้คือแหล่งจ่ายไฟดิจิทัล

• 3V3A, VCCTX_1/2, 1V2A_1/2: เป็นแหล่งจ่ายไฟแบบอะนาล็อกที่ส่งออกโดยโมดูลพลังงานเชิงเส้น

2. สำหรับ 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A) และ 3V3 (10A) ให้พิจารณาความสามารถในปัจจุบันของ Vias เมื่อเชื่อมต่อพินเอาท์พุตโมดูลพลังงานเข้ากับเลเยอร์ตัวแยกกำลังตามระดับปัจจุบัน

ขอแนะนำให้เพิ่มระนาบการเติมที่สอดคล้องกันบนชั้นสัญญาณหลายชั้นรอบๆ พินที่เกี่ยวข้อง จากนั้นใช้จุดแวะหลายจุดเพื่อเชื่อมต่อชั้นต่างๆ เพื่อส่งกระแสไฟฟ้าไปยังชั้นพลังงานที่สอดคล้องกัน

3. โมดูล CS1999, FPGA และออปติคัลมีแหล่งจ่ายไฟแบบอะนาล็อกหลายตัว โดยทั่วไปมีการจัดหาโดยใช้แหล่งจ่ายไฟเชิงเส้นหรือผ่านการกรอง LC แหล่งจ่ายไฟแบบอะนาล็อกทั้งหมดต้องมีการแยกพลังงาน แนะนำให้แยกกำลังไฟฟ้าแบบอะนาล็อก: แยกบนชั้นสัญญาณ โดยชั้นบนและล่างที่อยู่ติดกันจำเป็นต้องมีกราวด์สัญญาณ

แหล่งจ่ายไฟต่อไปนี้จำเป็นต้องแยก:

1) แหล่งจ่ายไฟแบบอะนาล็อก CS1999:

STX0_VDD, STX1_VDD, SRX0_VDD, SRX1_VDD, HTX0_VDD, HTX1_VDD, HRX0_VDD,

HRX1_VDD, SFI5_VDD_DVR, HTX_VDD_DVR

2) เอฟพีจีเอ:

VCC_PLL_OUT1/2/3, VCCA_3V3_1, 2, VCCTX_1/2, 1V2A_1/2, VCCP_1/2

3) โมดูลออปติคัล: 5V, 3V3, 1V8, 5V2N และแหล่งจ่ายไฟแบบอะนาล็อกอื่นๆ จัดหาให้ผ่านการกรอง LC. 4) ​​อื่นๆ: แหล่งจ่ายไฟทั้งหมดหลังจากตัวเหนี่ยวนำ L

4. จุดเปลี่ยนกระแสทั้งหมดสำหรับตัวเหนี่ยวนำ 1008PS ควรเป็นไปตามข้อกำหนด 3A และข้อกำหนดอื่นๆ ทั้งหมดที่มี 1A

5. เครื่องบินภาคพื้นดิน

ซึ่งรวมถึงกราวด์สัญญาณและกราวด์แชสซี

ควรวางระนาบกราวด์ของแชสซีรอบๆ ชั้นสัญญาณแต่ละชั้นและเชื่อมต่อกับซ็อกเก็ตที่เกี่ยวข้อง

6. ในระหว่างการกำหนดเส้นทาง ต้องกำหนดระนาบ TAB สำหรับชิปแปลงพลังงาน LDO ทั้งหมด (LT1963AEQ, LT1764EQ, LP3883ES) และเชื่อมต่อกับระนาบที่เกี่ยวข้อง ควรเพิ่มพื้นที่ทองแดงกระจายความร้อนอย่างเหมาะสม และควรเพิ่มระนาบทองแดงแบบสมมาตรที่ด้านหลังด้วย (พื้นที่อาจมีขนาดใหญ่ที่สุดเท่าที่จะเป็นไปได้หากเค้าโครงอนุญาต) เชื่อมต่อระนาบเหล่านี้เข้ากับระนาบกำลังหรือกราวด์ที่สอดคล้องกันผ่านจุดแวะหลายจุดเพื่ออำนวยความสะดวกในการกระจายความร้อน คำจำกัดความระนาบ TAB สำหรับแต่ละชิปมีดังนี้:

LT1963A/LT1764/LP3883: TAB=GND (กราวด์)

7. สำหรับการแยกกำลังและกราวด์ CS1999 โปรดดูไฟล์เค้าโครงจริงสำหรับบอร์ดประเมินผล

1. ออกแบบและดำเนินการตามแผนภาพลอจิก ตัวเก็บประจุแบบแยกส่วนควรมีระยะห่างเท่ากันสำหรับแต่ละอุปกรณ์ ควรวางตัวเก็บประจุค่าขนาดเล็ก-ไว้ใกล้กับพินกำลังมากที่สุดเท่าที่จะเป็นไปได้ และควรวางตัวเก็บประจุที่มีขั้วขนาดใหญ่-ไว้รอบๆ ชิป

2. FPGA สองตัวแต่ละตัวมีห้าพิน K7/T7/Y4/AD7/AK7 เชื่อมต่อตัวต้านทาน 2.00kΩ ภายนอกเข้ากับกราวด์ เก็บร่องรอยเหล่านี้ให้ห่างจากแหล่งสัญญาณรบกวนอื่นๆ ใช้วงแหวนกราวด์เพื่อแยกร่องรอยเหล่านี้ออกจากเส้นอื่นๆ

3. ข้อกำหนดการเชื่อมต่อตัวเก็บประจุแบบแยกส่วนทั่วไป: เส้นทางแผ่นตัวเก็บประจุมีดังต่อไปนี้:

1. ข้อกำหนดทั่วไปสำหรับสัญญาณดิฟเฟอเรนเชียล:

• ความยาวของคู่ดิฟเฟอเรนเชียลต้องตรงกันอย่างเคร่งครัด โดยมีข้อผิดพลาดสูงสุดที่<10 mil. All signal lines, except those with length requirements, should be as short as possible.
• Differential pairs should be kept as close together as possible (but to ensure impedance, a 6 mil line width and 6/9 mil spacing is recommended). Spacing between them should be >15 mil, and spacing between them should be >30 ลบ.
• คู่ดิฟเฟอเรนเชียลควรถูกกำหนดเส้นทางบนเลเยอร์เดียวกันเพื่อลดจุดแวะและการเปลี่ยนแปลงเลเยอร์ (ยกเว้นในกรณีที่เชื่อมต่อตัวต้านทานที่ตรงกัน เฉพาะเทอร์มินัลต้นทางและปลายทางเท่านั้นที่สามารถเปลี่ยนเลเยอร์ผ่านจุดแวะ)
• เมื่อระนาบกำลังถูกแยก สัญญาณดิฟเฟอเรนเชียลที่อยู่ติดกันบนระนาบกำลังเดียวกันจะไม่สามารถข้ามพาร์ติชันได้
• สำหรับการสิ้นสุดด้วยตัวต้านทานที่ตรงกัน วิธีการเชื่อมต่อตัวต้านทานที่ตรงกันจะแสดงในรูปด้านล่าง เลือกวิธีใดวิธีหนึ่งต่อไปนี้สำหรับการเชื่อมต่อ

ความยาวการติดตามควรเป็นไปตามแผนภาพด้วย

สำหรับเส้นดิฟเฟอเรนเชียลที่มีตัวเก็บประจุแบบอนุกรม จะต้องวางตัวเก็บประจุของคู่ดิฟเฟอเรนเชียลไว้ที่ด้านเดียวกัน (โดยทั่วไปจะอยู่ใกล้กับขั้วต่อ) และมีความยาวร่องรอยที่ตรงกัน เมื่อใช้คัปปลิ้ง AC สำหรับนาฬิกา PECL ตัวต้านทานภายนอกที่แหล่งกำเนิดจะเชื่อมต่อดังแสดงในรูปด้านล่าง

2. สัญญาณนาฬิกา

• นาฬิกาดิฟเฟอเรนเชียล

รวมถึงสัญญาณต่อไปนี้:

นาฬิกา 622M มีสามคู่: MSA_RXREFCLK_P/N, MSA_TXREFCLK_P/N และ CS1999_REFCLK_P/N

นาฬิกา 156M มีแปดคู่: IF_REFCLK1/2_P/N, XAUI_REFCLK1/2_P/N,

FPGA1/2_CORECLK_P/N และ CS1999_IL_REFCLK1/2_P/N

สำหรับข้อกำหนดการกำหนดเส้นทางและการจับคู่สำหรับสัญญาณเหล่านี้ โปรดดูด้านบน เก็บร่องรอยนาฬิกาส่วนต่างให้ห่างจากสายสัญญาณอื่นๆ มากที่สุดเท่าที่จะเป็นไปได้ โดยเฉพาะการติดตามแบบขนาน คู่ดิฟเฟอเรนเชียลแต่ละคู่ไม่จำเป็นต้องมีความยาวเท่ากันกับคู่ดิฟเฟอเรนเชียลอื่นๆ แต่ความยาวสูงสุดไม่ควรเกิน 15 ซม. สัญญาณนาฬิกา LVTTL ปลายเดี่ยว-

รวมสัญญาณต่อไปนี้: SRAM_CLK, TCAM_CLK

สัญญาณเหล่านี้ควรกำหนดเส้นทางให้สั้นที่สุด โดยทั่วไปจะน้อยกว่า 3 ซม. และไม่เกิน 5 ซม. ตัวต้านทานซีรีย์ 25 โอห์มควรอยู่ใกล้กับพินชิปต้นทาง (FPGA) มากที่สุด

3. สัญญาณอินเทอร์เฟซ SFI5

สัญญาณนี้ใช้สำหรับการส่งข้อมูลความเร็วสูง (3.125G) ระหว่างโมดูลออปติคัลและ CS1999 รวมถึงทั้งสัญญาณรับและส่งสัญญาณ

สัญญาณจะแสดงอยู่ในตารางด้านล่าง

1) ใช้เลเยอร์สัญญาณด้านล่างที่เหมาะสมเพื่อลดความยาวการติดตามต้นขั้ว ใช้ส่วนโค้งหรือโค้ง 45 องศาเมื่อกำหนดเส้นทาง

2) ผ่านกฎ: ถอดอิเล็กโทรดทั้งหมดบนเลเยอร์ภายในออกจากจุดแวะทั้งหมด (เก็บเฉพาะอิเล็กโทรดบนเลเยอร์การเชื่อมต่อ)

3) โปรดดูไฟล์เค้าโครงการออกแบบอ้างอิง CS1999 สำหรับการกำหนดเส้นทางโดยละเอียดและผ่านคำแนะนำพารามิเตอร์

4) หลีกเลี่ยงการกำหนดเส้นทางการรับและส่งคู่ส่วนต่างบนเลเยอร์เดียวกัน

4. สัญญาณอินเทอร์เฟซอินเตอร์ลาเคน: สัญญาณเหล่านี้ใช้สำหรับการส่งข้อมูลความเร็วสูง- (3.125G) ระหว่าง CS1999 และ FPGA เช่นเดียวกับ SFI5 มีสองกลุ่ม: รับและส่ง สัญญาณจะแสดงอยู่ในตารางด้านล่าง

สำหรับข้อมูลการกำหนดเส้นทาง โปรดดูข้อกำหนดการกำหนดเส้นทางสัญญาณ SFI5

5. สัญญาณ XAUI

ใช้สำหรับการส่งสัญญาณความเร็วสูง-ระหว่าง FPGA และซ็อกเก็ต ZD ของแบ็คเพลน

1) ความยาวของรอยที่เชื่อมต่อกับซ็อกเก็ต ZD ควรเป็น<5" (including the total length of the traces at both ends of the series capacitor). The actual trace length should be as short as possible to minimize backplane trace length control. There are eight groups of signals:

LINE0_XAUI_RXDAT_P/N_<3.0>เป็นสัญญาณดิฟเฟอเรนเชียล 3.125G จำนวน 4 คู่

LINE1_XAUI_RXDAT_P/N_<3.0>เป็นสัญญาณดิฟเฟอเรนเชียล 3.125G จำนวน 4 คู่

LINE0_XAUI_TXDAT_P/N_<3.0>เป็นสัญญาณดิฟเฟอเรนเชียล 3.125G จำนวน 4 คู่

LINE1_XAUI_TXDAT_P/N_<3.0>เป็นสัญญาณดิฟเฟอเรนเชียล 3.125G จำนวน 4 คู่

LI NE2_XAUI_RXDAT_P/N_<3..0>เป็นสัญญาณดิฟเฟอเรนเชียล 3.125G จำนวน 4 คู่

LINE3_XAUI_RXDAT_P/N_<3..0>เป็นสัญญาณดิฟเฟอเรนเชียล 3.125G จำนวน 4 คู่

LINE2_XAUI_TXDAT_P/N_<3..0>เป็นสัญญาณดิฟเฟอเรนเชียล 3.125G จำนวน 4 คู่

LINE3_XAUI_TXDAT_P/N_<3..0>เป็นสัญญาณดิฟเฟอเรนเชียล 3.125G จำนวน 4 คู่

2) เส้นดิฟเฟอเรนเชียลแต่ละคู่ควรมีความทนทานต่อความยาวน้อยกว่า 10 ล้าน แต่ละคู่ไม่จำเป็นต้องมีความยาวเท่ากันอย่างเคร่งครัด แต่ควรลดพิกัดความเผื่อและรักษาความยาวให้สั้นที่สุดเท่าที่จะเป็นไปได้

3) สำหรับการกำหนดเส้นทาง โปรดดูข้อกำหนดการกำหนดเส้นทางสัญญาณ SFI5

6. 700สัญญาณ M LVDS

ใช้สำหรับการส่งสัญญาณความเร็วสูง-ระหว่าง FPGA สองอัน ประกอบด้วยสี่กลุ่มต่อไปนี้:

คู่ส่วนต่างการรับและส่งไม่ควรถูกกำหนดเส้นทางบนเลเยอร์เดียวกัน เส้นดิฟเฟอเรนเชียลอื่นๆ ควรเป็นไปตามข้อกำหนดทั่วไป

7. สัญญาณ HSTL

สัญญาณที่เชื่อมต่อ U1 (NL3300) และ IC2 เป็นสัญญาณ HSTL-1 ที่ทำงานที่ความเร็วประมาณ 200MHz โปรดกำหนดเส้นทางตามข้อกำหนดการกำหนดเส้นทาง HSTL ทั่วไป

1) ตัวต้านทานปลายสาย 50 Ω สำหรับสัญญาณสองทิศทาง TCAM_DBUS[0:71] และสัญญาณทิศทางเดียว CAM_CLK และ TCAM_IBUS ควรวางไว้ใกล้กับ U1 มากที่สุด และบรรทัดต้นขั้วควรสั้นที่สุดเท่าที่จะเป็นไปได้ ดังแสดงในรูปด้านล่าง แนะนำให้ทำตามเส้นทาง (a) หากการกำหนดเส้นทางทำได้ยาก ให้ปฏิบัติตามการกำหนดเส้นทาง (b) โดยรักษาความยาวกิ่งของตัวต้านทานการสิ้นสุดและระยะห่างระหว่างจุดการจำลองและพิน U1 ให้สั้นที่สุดเท่าที่จะเป็นไปได้

2) กลุ่มสัญญาณต่อไปนี้ต้องมีความยาวเท่ากัน โดยมีข้อผิดพลาดของ<100 mil:

TCAM_CLK, TCAM_CLKO, TCAM_IBUS[7:0], TCAM_DBUS[71:0], TCAM_HITACK,

TCAM_VALID, TCAM_RDACK

3) ตัวเก็บประจุตัวกรอง VTT CP1 ถึง CP10 ควรมีการกระจายเท่าๆ กันรอบๆ ตัวต้านทานปลายสาย

8. 100M สัญญาณอีเทอร์เน็ต

1) รายการต่อไปนี้คือคู่สัญญาณดิฟเฟอเรนเชียล โดยมีข้อกำหนดการกำหนดเส้นทางเดียวกันกับสัญญาณดิฟเฟอเรนเชียลทั่วไป

100M_RD+/-, 100M_TD+/-, BACK_100M_TD+/-, BACK_100M_RD+/-, 100M_TX+/-,

100M_RX+/-, RJ_100M_TD+/-, RJ_100M_RD+/-

2) สัญญาณต่อไปนี้ไม่ใช่สัญญาณดิฟเฟอเรนเชียล แต่แต่ละกลุ่มจะต้องมีความยาวเท่ากัน:

MII_TX_CLK, MII_TXD<3.0>และ MII_TXEN ถูกจัดกลุ่มเข้าด้วยกัน โดยมีข้อผิดพลาดของ<1cm.

MII_RX_CLK, MII_RXD<3.0>, MII_RXEN, MII_RXER, MII_RX_CRS และ MII_RX_COL ถูกจัดกลุ่มเข้าด้วยกัน โดยมีข้อผิดพลาดของ<1cm.

9. การกำหนดเส้นทางสัญญาณสแกนด้านข้าง

a) TMS signal routing direction: Side Scan 2x5 socket -> FPGA1 (IC3) ->FPGA2 (IC4)

b) ทิศทางการกำหนดเส้นทางสัญญาณ TCK จะเหมือนกับ TMS

10. สัญญาณบัสควบคุม:

รวม LOCAL_AD[31:0], LOCAL_ACK, LOCAL_RW, LOCAL_RDY, LOCAL_STB และ LOCAL_ALE

เชื่อมต่อกลุ่มรถบัสแต่ละกลุ่มด้วยสายโซ่เดซี่-

11. สัญญาณบัสข้อมูลอื่น ๆ :

สำหรับสัญญาณบัสแบบกลุ่มอื่นๆ ทั้งหมดที่ไม่ได้กล่าวถึงข้างต้น ตรวจสอบให้แน่ใจว่าแต่ละกลุ่มบัสไม่แตกต่างกันอย่างมีนัยสำคัญ (รักษาลำดับความสำคัญเท่ากัน) และมีความยาวที่สั้นที่สุดเท่าที่จะเป็นไปได้

ตัวบ่งชี้ที่ต้องแสดงบนแผงควบคุมประกอบด้วยตัวบ่งชี้สถานะพลังงานและระบบสามตัว และตัวบ่งชี้สถานะอินเทอร์เฟซ 40G สามตัว

ตำแหน่งสัมพัทธ์ของตัวบ่งชี้บนแผงจะแสดงในรูปด้านล่าง

ความสัมพันธ์ที่สอดคล้องกันระหว่างไฟแสดงสถานะที่แผงและไฟ LED บนแผนภาพลอจิกมีดังนี้:

กรุณาวางไฟแสดงสถานะตามตำแหน่งสัมพัทธ์ข้างต้นและความสัมพันธ์ที่เกี่ยวข้อง